定: 在ALLEGRO視窗 LAYOUT時,每執行一個指令例：Add connect, Show element等鼠標會跳到Option窗口,這樣對layout造成不便：

控制面版＞滑鼠之移動選項中,指到預設按鈕（或智慧型移動）：取消“在對話方塊將滑鼠指標移到預設按鈕”設置。

2. Text path設置: 在ALLEGRO視窗 LAYOUT時,不能執行一些指令：Show element, Tools>report：

1) 應急辦法：蒐尋一個相應的log文檔copy到檔案同一路徑即可；

2) Setup>User Preference之Design_Paths>textpath項設為：C:cadancePSD_14.1sharepcb/text/views即可。

3. 不能編輯Net Logic：

Setup>User Perference之項選擇logic_edit_enabled,點選為允許編輯Net Logic, 默認為不能編輯Net Logic。

4. 轉gerber前需update DRC,應盡量將DRC排除,有些可忽略的DRC如何消除?

1) logo中文字所產生的K/L error,可另外增加一個subclass,這樣該文字不用寫在ETCH層,可消除K/L error；

2) 有些可忽略的P/P,P/L 的error,可給那些pin增加一個property---NO_DRC, 操作:Edit/Properties,選擇需要的pin,選NO_DRC, Apply, OK。

5. 對某些PIN添加了”NO DRC”的屬性可ERRO并不能消除﹐這是為什么?

“NO DRC”屬性只爭對不同的網絡﹐對相同的網絡要清除ERRO,可設定Same net DRC 為off。

6. 如何Add new subclass:

Setup>Subclass之Define Subclass窗口選Class,點add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放層面。

7. 對differential pair nets 之”net space type” properties應怎樣設定？

1) 先設定對net 設定一differential pair property；

2) 再在constraints system 控制面板中選擇spacing rule nets 欄的attach property nets,并在allegro 窗口control panel的find by name 下選擇 property；

3) 選取相應property；

4) 再對其套用spacing rule 即可。

8. Hilight時的兩種不同的顯示方式（實線和虛線）：

在setup>user preferences>display中,勾上display_nohilitefont,則以實線顯示,不勾則虛線顯示,實線比較容易看清。

9. 怎樣更新Allegro layout窗口下的tool bar和display option設定：

View>customization>tool bar中,勾上欲顯示在窗口中的內容;欲鎖住右邊display option窗口,在view>customization>display option中選locked_right.這樣重開一個ALLEGRO窗口時就會恢復上一次的設定。

10. Color and Visibility 視窗過長,有的人在使用一陣子后會發現Color and Visibility 視窗過長不好關掉其視窗,這時有兩個方法可解決：

1) 關掉 Allegro程式然后刪掉pcbenv路徑下的allegro.geo,再進 Allegro 就會重設其視窗；

2) 將Allegro.geo 檔中的Form.cvf_main 改其值  60  40  0  430。

11. 開啟allegro時,會自動在桌面上生成allegro.jrl檔,怎麼解決？　可能的情況：環境變數中將temp路徑設成了桌面：

1) 環境變數中將temp應設成:%USERPROFILE%Local SettingsTemp；

2) Setup>User Perference之Design_Paths>textpath項設成了桌面。

12. 當我們要RENAME背面元件時不成功：

選Edit/property,選中背面所有元件（FIND中選component）,分配一個auto_rename屬性,然后再rename一次。

13. Rename：

Setup/user preference editor/misc/fst_ref_des可以設數值如501，它代表的意思是元件Rename后是從501開始如C501,R501等等。

14. 我們在走線時，經常碰到這樣的問題，走線時候我們渴望RATS顯示隨著走線而改變，以便走線， Setup/Drawing options之Display中的Ratsnest Points有兩選項：

1) Pin to Pin (Rats在Pin之間顯現)；

2) Closest end point (Rats隨走線改變顯示)。

15. 怎樣復制多個有規律的VIA：

點COPY在右命令欄X,Y中輸入VIA的個數,則間距以PIN輿PIN之間距為準。

16. 有時打開allegro窗口,menu會反白無效：

1) 將不是系統路徑(c:cadencepsd_14.1sharepcb extcuimenus)下的men文檔刪除,再更新系統路徑下的men文檔；

2) 再重新開一個allegro窗口。

17. Stroke的使用：

Setup>User Preferences…>UI:no_dragpopup, 若勾選用右鍵畫stroke圖形就可實現快捷功能﹐默認狀態為須用CTRL+右鍵才可實現Stroke功能18. 如何將Help file、可執行程式掛在Allegro Menu上？

1)將LayoutserverFUserg47Menu File下的*.men檔Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下；

2)將Pcb_server2PcblHelp File下的Help file Copy to: C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以執行了。

18. Menu之Path設置：

Setup>User Preferences之Ui_paths 選menupath項，其默認Path為當前路徑和C:CadencePSD_14.1SharePcbTextcuimenus，當你要改變Menu時，建議新增一個Menu路徑以防損壞系統的Menu。

19. env中快捷鍵的保留：

將C:Pcbenv 下的env檔中alias項Copy to: C:CadencePSD_14.1SharePcbText下的env檔中。即可保留你在env中的快捷鍵設置。

20. 在進行SUB_DRAWING時﹐同一個內容會有兩個相同名字﹐有時也無法打開：

在SETUP/下的CLIPPATH路經只設當前路徑，別的去掉。

21. 中間鍵之放大縮小的設定：

Setup>User Preferences…>Display: no_dynamic_zoom,若勾選，則點擊中間鍵時只可一次性Zoom窗口，默認狀態時，點擊中間鍵可隨意zoom窗口。

22. 定義某部分區域不能有測試點：

在Manufaturing/no_probe_bottom這層加上一塊SHAPE則可當。用Route/Testprep/create Probe來create這塊區域的測試點時會失敗，出現的提示為：Pin out of bounds。

23. Allegro Lib里的pad有更改，而在做零件的視窗replace不了該pad，即使刪掉該pad重新叫進來也不能update：

1) 把該pad的坐標先記下來，然后把該種pad刪掉；

2) 選toos/PADStack/modify design PADStack…在彈出的窗口中選purge/all,再在彈出的窗口中選yes,之后再重新叫進該pad就ok了。

24. 對于VCC,GND等這些線寬要求較高的信號, 在pin腳比較小,比較密的IC上走這些信號時就很容易產生line to line的錯誤,如果只是單純的把線寬改小了來走也會產生L/W的錯誤：

1) 在設這些信號的rule時,在constrain system master下的physical (line/vais)rule set etch value下,把min line width設為VCC, GND等信號一般要走的線寬值；

2) min neck width設為那些特殊IC能走的線寬值；

3) max neck length設為這段線寬減少了的線可以走多長；

4) 然后在這些信號套上這個rule.以后在走線時就可以把特殊IC上的VCC,GND等信號的線寬改為剛才所設的那個min neck width值而不會出錯。

25. 做零件時無法放置PAD：

可能是右邊display窗口的option欄: Inc 和Text block項數字為零，將其改為自然數則可。

26. 做金手指零件時﹐REF＊等五項內容擺放的層面（Assembly_Top OR Assembly_Bottom）：

1) 當金手指的兩面做成同一個零件中時﹐REF＊等五項內容只放在Assemble_top 層；

2) 當金手指的兩面分開來做成兩個零件﹐對於Top層的零件﹐其REF＊等五項內容放在Assembly_Top層﹐對於Bottom層的零件﹐其REF＊等五項內容放在Assembly_Bottom層。

27. 在board file中replace不同封裝的零件?

1) 先給要replace的零件增加一屬性----Edit/Property, 選擇temporary package symbol, apply；

2) 再執行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要與原來的temporary symbol的pin count一樣。

28. 開啟Allegro視窗時，等待很長時間，在command視窗提示Function未找到等資訊：

將Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 檔內的相應之Load “*.il”行delete掉。

29. Z_COPY命令在shape symbol和flash symbol格式中不能使用：

在setup>drawing size>type去變換工作平臺的格式到可以使用Z_COPY的格式,用后再變回來即可.可省去subdrawing的繁瑣。

30. 如何保護自己的Project：

Allegro14.2中Allegro Design Expert之Editor. File>Properties選擇Password. 輸入密碼，再鉤選Disable export of design data項，這樣你的Project就不會被人盜用了。

31. 在Allegro14.2中不能執行dbfix指令。

1) Dbfix為Allegro14.1中用來Repair errors的****程式，而在Allegro14.2中將這些Check& Repair errors的功能集中在DB Doctor這一個****程式中。DB Doctor可以Check& Repair各類型的errors 它支援各種類型的layout檔案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能確定完成repair所有errors。

32. Allegro Utilities****程式介紹：

1) Allegro to SPECCTRA: SPECCTRA Automatic Router；

2) Batch DRC: 移除板子內所在DRC marks，只是移除mark而以，若要layout須Run Update DRC。

33. 如何避免測點加到Bottom層的零件內：

一般情況下測點都加在Bottom層，即layer選Bottom.在運行加測點時Route>Testprep>Auto…中不要鉤選Allow under component,電腦會自動根據零件之Assembly偵測是否有湞點在零件內。已加在零件內的湞點將無效。

34. 如何一次性highlight沒有加測點的net：

1) 方法一：在運行完Route>Testprep>Auto…之后，highlight所有net,然后關掉所在層面，只開Manufacturing>PROBE_BOTTOM,之后以框選方式dehilight所有net,再打開需要之層面，剩下的highlight net即為未加測點之net；

2) 方法二：在運行完Route>Testprep>Auto…之后，在Allegro 命令行輸入hl_npt即可一次性highlight沒有加測點的net. 前提是…pcbenv下面有hl_npt.il skill file。

35. CRTL鍵在Allegro中的使用：

在執行逐個多選指令像Hilight、其他命令之Temp Group時，按住CRTL鍵可以實現反向選擇的功能，即執行Hilight時，按CRTL鍵時為Dehilight, 執行其他命令之Temp Group時按CRTL鍵為取消選擇。

36. 通過show element之report檔產生一個list file：

Display>Show element框選目標net or symbol etc，則產生一個Report視窗，將其另存為一個txt檔，即為一個list file.這一list file可用於Hilight一組線，Delete一組symbol,此作法比設定Group或定議Bus name更為靈活。

37. 固定Report窗口以便顯示多個Report 窗口：

在Report窗口選File>Stick,該窗口即可固定﹐再執行Report指令時﹐該窗口將不會被覆蓋。

38. Show element時不顯示manhattan etch length：

1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value欄Key入1就可以Show element時不顯示manhattan etch length,此設置對有NO_RAT屬性的net不適用；

2) 一般情況下超過50 pins的net,比如GND等power net, Show element時不顯示manhattan etch length。

39.非電氣引腳零件的制作：

建圓形鉆孔：

（1）parameter：沒有電器屬性（non-plated）；

（2）layer：只需要設置頂層和底層的regular pad，中間層以及阻焊層和加焊層都是null。

注意：regular pad要比drill hole大一點。

40.Allegro定義層疊結構：

對于最簡單的四層板，只需要添加電源層和底層，步驟如下：

1）Setup –> cross-section；

2）添加層，電源層和地層都要設置為plane，同時還要在電氣層之間加入電介質，一般為FR-4；

3）指定電源層和地層都為負片（negtive）；

4）設置完成可以再Visibility看到多出了兩層：GND和POWER；

5）鋪銅（可以放到布局后再做）；

6）z-copy –> find面板選shape（因為鋪銅是shape） –> option面板的copy to class/subclass選擇ETCH/GND（注意選擇create dynamic shape）完成GND層覆銅；

7）相同的方法完成POWER層覆銅。

41.Allegro生成網表：

1）重新生成索引編號：tools –> annotate；

2）DRC檢查：tools –> Design Rules Check，查看session log；

3）生成網表：tools –> create netlist，產生的網表會保存到allegro文件夾，可以看一下session log內容。

Allegro導入網表

1）file –> import –> logic –> design entry CIS（這里有一些選項可以設置導入網表對當前設計的影響）；

2）選擇網表路徑，在allegro文件夾；

3）點擊Import Cadence導入網表；

4）導入網表后可以再place –> manully –> placement list選components by refdes查看導入的元件；

5）設置柵格點，所有的非電氣層用一套，所有的電氣層用一套。注意手動放置元件采用的是非電氣柵格點；

6）設置drawing option，status選項會顯示出沒有擺放元件的數量，沒有布線的網絡數量。

42.Allegro手工擺放元件：

1）place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters進行篩選。另外也可以手工擺放庫里的元件。還可以將對話框隱藏（hide），并且右鍵 –> show就可以顯示了。

2）如何鏡像擺放到底層？

方法一：先在option選mirror，在選器件；

方法二：先選器件，然后右鍵 –> mirror；

方法三：setup –> drawing option –> 選中mirror，就可進行全局設置；

方法四：對于已擺放的零件，Edit –> mirror在find面板選中symbol，再選元件這樣放好元件后就會自動在底層。

3）如何進行旋轉？

方法一：對于已經擺放的元件，Edit –> move 點擊元件，然后右鍵 –> rotate就可以旋轉；

方法二：擺放的時候進行旋轉，在option面板選擇rotate。

43.Allegro快速擺放元件：

1）開素擺放元件：place –> quickplace –> place all components；

2）如何關閉和打開飛線？

關閉飛線：Display –> Blank Rats –> All 關閉所有飛線；

打開飛線：Display –> Show Rats –> All 打開所有飛線；

3）快速找器件：Find面板 –> Find By Name –> 輸入名字。

44.約束規則的設置概要：

1）約束的設置：setup –> constrains –> set standard values 可以設置線寬，線間距。間距包括：pin to pin、line to pin、line to line等；

2）主要用spacing rule set 和 physical rule set。

45.約束規則設置具體方法：

1）在進行設置時，注意在Constrain Set Name選擇Default。這樣只要是沒有特殊指定的網絡，都是按照這個規則來的；

2）一般設置規則：pin to pin為6mil，其他為8mil；

3）Phsical Rule中設置最大線寬，最小線寬，頸狀線（neck），差分對設置（這里設置的優先級比較低，可以不管，等以后專門對差分對進行設置），T型連接的位置，指定過孔；

4）添加一個線寬約束：先添加一個Constrain Set Name，在以具體網絡相對應。

46.區域規則設置：

1）設定特定區域的規則，例如，對于BGA器件的引腳處需要設置線寬要窄一些，線間距也要窄一些；

2）setup –> constraints –> constraint areas –> 選中arears require a TYPE property –> add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area –> 在制定區域畫一個矩形 –> 點擊矩形框，調出edit property –> 指定間距（net spacing type）和線寬(net physical type) –> 在assignment table進行指定。

47.Allegro建立電路板板框：

步驟：

1）設置繪圖區參數，包括單位，大小；

2）定義outline區域；

3）定義route keepin區域（可使用Z-copy操作）；

4）定義package keepin區域；

5）添加定位孔。

48.Allegro布局基本知識：

1）擺放的方法：Edit –> move或mirror或rotate；

2）關于電容濾波，當有大電容和小電容同時對一點濾波時，應該把從小電容拉出的線接到器件管腳。即靠近管腳的為最小的電容；

3）各層顏色設置：top –> 粉色；bottom –> 藍色。

49.區域規則設置：

1）設定特定區域的規則，例如，對于BGA器件的引腳處需要設置線寬要窄一些，線間距也要窄一些；

2）setup –> constraints –> constraint areas –> 選中arears require a TYPE property –> add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area –> 在制定區域畫一個矩形 –> 點擊矩形框，調出edit property –> 指定間距（net spacing type）和線寬(net physical type) –> 在assignment table進行指定。

50.創建總線：

1）打開約束管理器（electronical constraint spreadsheet）；

2）顯示指定網絡飛線：Display –> show rats –> net 然后在約束管理器中選擇要顯示的網絡；

3）如果要設置等長線，但是在線上有端接電阻，那么需要進行設置（x net），使得計算的時候跨過端接電阻。這就需要為每一個端接電阻設置仿真模型庫，設置完成以后，就可以在約束管理器中的看到網絡變為了x net；

4）添加信號仿真模型庫：Analyze –> SI/EMI Sim –> Library 添加模型庫 –> Add existing library –> local library path；

5）對每個新建添加模型：Analyze –> SI/EMI Sim –> Model 會顯示出工程中的器件，然后為每個器件添加仿真模型。對于系統庫里面的元件有自己的模型庫，可以利用Auto Setup自動完成。對于系統庫里面沒有的模型，選擇find model；

6）在約束管理器中，點擊object –> 右鍵，即可利用filter選擇需要選擇的網絡，可以選擇差分對，x net等；

7）創建總線：在約束管理器中，選擇net –> routing –> wiring 然后選擇需要創建為總線的網絡 –> 右鍵，create –> bus。

51.設置拓撲約束：

線長約束規則設置

1）對線長的要求，實際就是設置延時，可以按照長度來設置，也可以按照延時來設置；

2）打開約束管理器 –> Electronic constraint set –> All constraint –> User – defined 選擇在設置拓撲結構時設置好的網絡 –> 右鍵選擇SigXplore–> 在pro delay里選擇。也就是說如果要想設置線長約束，需要先定義一個拓撲結構，然后再指定這個拓撲結構的網絡約束。

相對延遲約束規則設置（即等長設置）

1）在設置相對延遲約束之前也需要先建立拓撲約束；

2）在拓撲約束對話框 –> set constraint –> Rel Prop Delay 設定一個新規則的名稱 –> 指定網絡起點和終點 –> 選擇local（對于T型網絡的兩個分支選擇此選項）和global（對于總線型信號）。

52.布線準備：

1）設置顏色：Display –> color/visibility 其中group主要設置：stack-up，geometry，component，area；

2）高亮設置：Display –> color/visibility –> display選項：temporary highlight和permanent highlight 然后再在display –> highlight選擇網絡就可以高亮了。但是此時高亮的時候是虛線，可能看不清，可以在setup –> user preferences –> display –> display_nohilitefont 打開此選項 也可以設置display_drcfill，將DRC顯示也表示為實現，容易看到。另外DRC標志大小的設置在setup –> drawing option –> display –> DRC marker size；

3）布局的時候設置的柵格點要打一些，在布線的時候，柵格點要小一些；

4）執行每一個命令的時候，注意控制面板的選項，包括option，find，visibility；

5）不同顏色高亮不同的網絡：display highlight –> find面板選擇net –> option面板選擇顏色，然后再去點擊網絡。

差分布線

1）差分線走線：route –> conect然后選擇差分對中的一個引腳，如果已經定義了差分對，就會自動進行差分對布線；

2）如果在差分布線時想變為單端走線，可以點擊右鍵：single trace mode。

蛇形走線

1）群組走線：route –> 選擇需要布線的飛線這樣就可以多根線一起走線了 –> 但快到走線的目的焊盤時，右鍵 –> finish 可以自動完成 –> 再利用slide進行修線；

2）常用的修線命令：

（1）、edit –> delete 然后再find中可以選擇Cline（刪除整跟線）、vias、Cline Segs（只刪除其中的一段）；

（2）、route –> slide 移動走線；

（3）、route –> spread between voids 并在控制面板的options欄輸入void clearance即可進行自動避讓。

53.鋪銅：

1）建議初學者內電層用正片，因為這樣就不用考慮flash焊盤，這時候所有的過孔和通孔該連內電層的就連到內電層，不該連的就不連。而如果用負片，那么如果做焊盤的時候如果沒有做flash焊盤，那么板子就廢了；

2）在外層鋪銅：shape –> rectangular 然后再option中進行設置：

（1）動態銅（dynamic copper）

（2）制定銅皮要連接的網絡

3）鋪銅后如何編輯邊界：shape –> edit boundary 就可以對銅皮就行修改邊界；

4）如何刪除銅皮：edit –> delete –> 在find中選擇shape –> 點擊銅皮就行刪除；

5）修改已鋪銅的網絡：shape –> select shape or void –> 點擊銅皮，右鍵assign net；

6）如何手工挖空銅皮：shape –> manual void –> 選擇形狀；

7）刪除孤島：shape –> delete islands –> 在option面板點擊delete all on layer；

8）鋪靜態銅皮：shape –> rectangular –> 在option面板選擇static solid；

9）銅皮合并，當兩塊銅皮重疊了以后要進行合并：shape –> merge shapes 逐個點擊各個銅皮，就會合并為一個銅皮。合并銅皮的前提是銅皮必須是相同網絡，別去銅皮都是一種類型（都是動態或者都是靜態）。

54.內電層分割：

1）在多電源系統中經常要用到；

2）在分割前為了方便觀察各個電源的分布，可以將電源網絡高亮顯示；

3）分割銅皮：add –> line –> 在option面板選擇class為anti etch，subclass為power，制定分割線線寬（需要考慮相臨區域的電壓差），如果電壓差較小，用20mil即可，但是如果是+12V與-12V需要間隔寬一些，一般40~50mil即可。空間允許的話，盡量寬一些。然后用線進行區域劃分；

4）銅皮的分割：edit –> split plane –> create 打開create split palne，選擇要分割的層（power）及銅皮的類型 –> 制定每個區域的網絡；

5）全部去高亮：display –> delight –> 選擇區域；

6）去除孤島：shape –> delete island 可以將孤島暫時高亮顯示 –> 點擊option去除孤島；

7）盡量不要再相鄰層鋪不用電源的銅皮，因為這樣會帶來電源噪聲的耦合，在電源層之間要至少相隔一層非介質層。

55.后處理：

1）添加測試點；

2）重新編號，便于裝配。在原理圖設計時時按照原理圖中的位置進行編號的，但是這樣在PCB中編號就是亂的。這就需要在PCB中重新編號，然后再反標注到原理圖，步驟：Logic –> Auto Rename Refdes –> rename –> more 可以設置重新編號的選項 選擇preserve current prefixes即保持當前的編號前綴；

3）最好是在布線之前，對元件進行重新編號，否則，如果是在布線完成后再重新編號，可能會帶來一些DRC錯誤。有一些DRC與電氣特性是無關的，可能是由編號引起的，這時就可以不管這些DRC錯誤；

4）在原理圖中進行反標注：打開原理圖工程文件 –> tools –> back annotate –> 選擇PCB Editor –> 確定即可；

5）布線完成后，進行完整的檢查，檢查可能存在的各種DRC錯誤；

6）查看報告：tools –> report或者quick reports –> 最常用的是unconnect pin report；還有查看shape的一些報告，檢查動態銅皮的狀態，如果有的狀態不是smooth就需要到setup –> drawing option中進行更新 –> update to smooth；

7）shape no net 即沒有賦給網絡的shape；shape island 檢查孤島；design rules check report；

8）在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。這只是一個大致的統計信息。但是要求所有的選項都是綠色的，即都沒有錯誤；

9）如果確定所有的設計都沒有錯誤了，推薦進行一次數據庫的檢查，將錯誤完全排除掉。步驟：tools –> update DRC –> 選中兩個選項 –> check 保證數據庫是完整的。

56.絲印處理（為出光繪做準備）：

1）生成絲印層是，與電氣層沒有關系了，所以可以把走線以及覆銅都關閉：display –> color visibility 關掉etch，要留著pin和via，因為調整絲印時需要知道他們的位置；

2）在display –> color and visibility –> group選擇manufacturing –> 選擇autosilk_top和autosilk_bottom 因為絲印信息是在這一層的。不需要選擇其它層的silkscreen；

3）生成絲印：manufacturing –> silkscreen –> 選擇那些層的信息放在絲印層，一般要選上package geometry和reference designator –> 點擊silkscreen，軟件自動生成這個信息；

4）調整絲印，先在color and visibility中關掉ref des assembly_top和assembly_bottom；

5）調整字體大小：edit –> change –> 在find面板選中text –> option面板選中line width和text block，不選擇text just –> 畫框將所有的文字改過來。line width是線寬，text block是字體大小。注意option選項中的subclass不要動，否則修改后，就會把修改結果拷貝到那一層了；

6）調整絲印位置：move –> 選擇編號進行修改；

7）加入文字性的說明：add –> text –> 在option中選擇manufachuring/autosilk_top ，以及字體的大小，然后點擊需要添加的位置，輸入即可；

57.鉆孔文件：

1）鉆孔文件是電路板制作廠商數控機床上要用到的文件，后綴為.drl；

2）設置鉆孔文件參數：manufacture –> NC –> NC Parameters –> 設置配置文件（nc_param.txt）存放路徑，全部保持默認即可；

3）產生鉆孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通孔選擇layer pair；如果有埋孔或者盲孔選擇（by layering）—> 點擊drill就可產生鉆孔文件 –> 點擊view log查看信息；

4）注意NC drill命令只處理圓型的鉆孔，不處理橢圓形和方形的鉆孔，需要單獨進行處理：manufacture –> NC –> NC route –> route 可能會產生一些工具選擇的警告，可以不必理會。完成后會產生一個.rou文件；

5）生成鉆孔表和鉆孔圖：display –> color and visibility –> 關閉所有顏色顯示，在geometry中單獨打開outline，只打開電路板的邊框 –> manufacture–> NC –> drill legend 生成鉆孔表和鉆孔圖 –> ok –> 出現一個方框，放上去即可。

58.出光繪文件：

1）出光繪文件：manufacture –> artwork，注意以下幾個選項：

   Film Control：

（1）undefined line width：一般設置為6mil或者8mil；

（2）plot mode：每一層是正片還是負片；

（3）vector based pad behavior：出RS274X格式文件時，一定要選中這個選項，如果不選這個選項，那么出光繪的時候，負片上的焊盤可能會出問題。

   General Parameters：

（1）Device type：選擇Gerber RS274X，可以保證國內絕大多數廠商可以接受；

2）在出光繪文件之前可以設定光繪文件的邊框（也可以不設置）：setup –> areas –> photoplot outline；

3）如果要出頂層絲印信息的光繪文件，需要先把這一層的信息打開：display –> color/visibility –> all invisible 關掉所有；

4）對于頂層絲印層，需要打開以下三個選項：

   geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top

   manufacturing：[manufacturing]: autosilk_top

   然后，manufacture –> artwork –> film control –> 在available films中選擇TOP，右鍵add –> 輸入這個film的名字（例如silkscreen_top）這樣就可以在available films中添加上了這個film，并且里面有剛才選擇的三個class/subclass；

5）利用相同的方法，在產生底層的絲印；

6）添加阻焊層，先在manufacture中添加上soldermask_top層，然后再在display –> color/visibility中選擇一個幾個class/subclass:

   stack-up：[pin]: soldermask_top; [via]: soldermask_top

   geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top

   再在soldermask_top右鍵 –> match display 就會讓這個film和選擇的class/subclass進行匹配了

   同樣的辦法添加底層阻焊層；

7）添加加焊層，先在manufacture中添加上pastemask_top層，然后再在display –> color/visibility中選擇一個幾個class/subclass:

   stack-up：[pin]: pastemask_top; [via]: pastemask_top

   geometry：[board geometry]: 沒有; [package geometry]: pastemask_top

   再在soldermask_top右鍵 –> match display 就會讓這個film和選擇的class/subclass進行匹配了

   同樣的辦法添加底層加焊層；

8）添加鉆孔表，先在manufacture中添加上drill_drawing層，然后再在display –> color/visibility中選擇一個幾個class/subclass:

   manufacturing：[manufacturing]: Nclegend-1-4

   geometry：[board geometry]: outline

   再在drill_drawing右鍵 –> match display 就會讓這個film和選擇的class/subclass進行匹配了；

9）板子需要的底片：

（1）四個電氣層（對于四層板）

（2）兩個絲印層

（3）頂層阻焊層和底層阻焊層（solder mask）

（4）頂層加焊層和底層加焊層（paste mask）

（5）鉆孔圖形（NC drill lagent）

10）如何在已經設定好的film中修改class/subclass：點擊相應的film –> display就可以顯示當前匹配好的class/subclass –> 然后再在display中修改 –> 然后再匹配一遍；

11）需要對每個film進行設置film option；

12）生成光繪文件：film option中select all –> create artwork；

13）光繪文件后綴為.art；

14）需要提供給PCB廠商的文件：.art、.drl、.rou(鉆非圓孔文件)、參數配置文件art_param.txt、鉆孔參數文件nc_param.txt。

（來源： 跨境工具人的king）